Intel 稱製程只差台積電幾個百分點：真正難追的是量產規模，High-NA EUV 為何成為 14A 關鍵？

Intel 的宣言：技術差幾個百分點，不如準時量產重要

2026 年 10 月，Intel 技術長 Pushkar Ranade 在 Dwarkesh Podcast 訪談中表示，若比較的是製程效能、功耗或面積（PPA），Intel 認為自身與台積電已處於接近的技術水準。即使某項指標落後數個百分點，也不代表落後完整一個世代。真正難追趕的是台積電的晶圓製造規模、穩定良率與量產執行力。

這不是 Intel 已經全面追平台積電的獨立測試結論，而是 Intel 高層對競爭格局的判斷。訪談未提供同一設計、同一條件下的跨廠 PPA 實測資料。

為什麼規模比製程宣傳數字更難追？

對晶圓代工客戶而言，晶片的理論速度只是一項條件。若製程未能如期提供可用的設計工具、良率不足，或產能無法滿足新品上市需求，客戶就可能承擔缺貨與重新設計的風險。Ranade 強調，準時交付、快速爬坡和高良率比幾個百分點的性能差距更重要。

量產規模並非購買幾台曝光機就能立即複製。EUV 曝光、蝕刻、薄膜沉積、量測、廠務供電、化學品與工程人才都必須同步擴張。訪談提到設備供應是產能擴張的重要瓶頸。即使某家廠商掌握相近的電晶體技術，也不代表能立即複製另一家公司的產量、客戶信任和供應鏈成熟度。

High-NA EUV：為什麼 Intel 堅持押注？

Intel 製造開發主管 Chris Auth 在同一訪談中解釋，Intel 的背面供電（Backside Power Delivery）設計讓部分供電線路移往晶圓背面，釋放正面訊號佈線空間，降低部分前側圖案的間距壓力。依照 Auth 的說法，這讓 Intel 有機會在特定層以 High-NA EUV 直接曝光，而不必採用相同程度的多重圖案化。

High-NA EUV 的核心是更大的數值孔徑（Numerical Aperture），提高光學解析能力。相較傳統 EUV，它能處理更細微的圖案，但設備昂貴，且伴隨景深、曝光場尺寸、光罩與製程整合等新挑戰。因此，單次曝光步驟減少，不自動等於整片晶圓成本更低；必須連同設備折舊、吞吐量、良率和整體製程步驟評估。

Intel 14A 與台積電 N2、A16：不能只比節點名稱

Intel 14A、18A 與台積電 N2、A16 是各自公司的商業製程名稱，不能直接將 14A、18A、2nm 或 1.6nm 當作電晶體實際閘長。合理比較必須同時考慮標準單元密度、功耗、頻率、SRAM、互連、設計規則與量產良率。

台積電也規劃在 A16 導入名為 Super Power Rail 的背面供電技術。因此，Intel 主管對台積電目前圖案化路線的評論，不應被延伸為台積電永遠不具備背面供電能力。兩家公司選擇何時導入 High-NA EUV，涉及不同製程節點、成本結構與客戶產品組合，不能單靠曝光設備世代判定輸贏。

14A 已經量產了嗎？

Auth 表示，14A 已作為 PDK（Process Design Kit，製程設計套件）中的選項，Intel 正逐一與客戶討論。這說明其客戶設計導入工作正在進行，但不等於已有公開確認的大量外部訂單，更不等於 14A 已完成全面量產驗證。

另一方面，Intel 與 ASML 於 2026 年 9 月公布 High-NA EUV 累計處理超過一百萬片晶圓，統計涵蓋早期認證、研發以及部分 Panther Lake 晶片選定層的量產用途。這是設備導入的重要進展，但不能將該數字直接解讀為一百萬片 14A 商業晶圓，也不能推導 14A 的良率。

AI 熱潮讓晶圓代工競賽改變了什麼？

AI 資料中心擴張同時增加高階運算晶片、CPU、先進封裝和記憶體需求。即使 Intel 的製程指標逐步接近競爭者，真正的商業機會仍取決於是否能取得客戶設計案、穩定生產並按時交貨。台積電的優勢不只是一張技術規格表，還包括成熟的生產網路與客戶合作流程。

從產業角度來看，Intel 的說法有一部分相當務實：領先的製程如果無法大規模交付，商業價值就會受到限制。但另一部分仍有待驗證：Intel 是否真的只差幾個百分點，以及 High-NA 路線能否形成成本與良率優勢，現階段不能僅憑高層訪談定論。

接下來應該觀察什麼？

最具說服力的證據將是 14A 的外部客戶採用、正式量產時程、可比較的 PPA 數據、良率與產能爬坡，以及 High-NA 曝光在實際產品上的成本效益。晶圓代工的勝負，最後仍由客戶是否願意把數十億美元產品計畫交付給這條產線決定。

Tech English 技術名詞

High-NA EUV（高數值孔徑極紫外光微影）：提高曝光光學系統數值孔徑，改善微細圖案解析能力的 EUV 技術。

Backside Power Delivery（背面供電）：將部分電源配送結構移到晶圓背側，釋放正面訊號佈線空間。

PPA（效能、功耗與面積）：Performance、Power、Area，晶片與製程比較的重要綜合指標。

Yield（良率）：製造產出中符合規格的晶片比例，直接影響單顆晶片成本。

Process Design Kit, PDK（製程設計套件）：提供電路設計者製程規則、元件模型與驗證資料的工具集合。

Double Patterning（雙重圖案化）：將難以一次完成的精細圖案分為多次曝光或圖案轉移，以實現更緊密的結構。