AI 開始設計下一代 AI 晶片：OpenAI Jalapeño 如何把 ASIC 開發壓到 9 個月

AI 現在開始幫自己設計下一代硬體了

過去幾年，生成式 AI 最常被展示的工程能力是寫程式。

Python、JavaScript、C++，甚至大型專案重構，都逐漸成為 AI coding agent 的工作範圍。

但 OpenAI 的 Jalapeño 專案透露出一個更有意思的變化：AI 開始進入製造 AI 本身所需要的半導體設計流程。

Jalapeño 是 OpenAI 與 Broadcom 合作開發的首款客製化推論加速器。OpenAI 將其定位為 Intelligence Processor，主要針對大型語言模型推論工作負載，而不是傳統意義上需要同時處理大量圖形、訓練與通用 HPC 工作的 GPU。

真正特殊的地方，是這顆晶片的開發速度。

OpenAI 表示，Jalapeño 從初始設計一路推進至製造 tapeout，大約只花了 9 個月。

OpenAI 硬體主管 Richard Ho 在後續訪談中表示，過去類似高效能 ASIC 的開發週期，大致可能落在 18 個月至 2 年，而且很多專案還建立在既有 IP 或前一代架構之上。

Jalapeño 的情況則不同。

團隊必須建立大量新的設計內容，同時讓軟體、模型、編譯器與硬體共同演進。

而 AI 成為這個流程裡的一個工程加速器。

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AI 到底幫忙設計了什麼？

這裡必須先釐清一件事情。

OpenAI 並不是輸入一句：

「幫我做一顆 AI ASIC。」

然後模型吐出 GDSII，隔天送去晶圓廠。

真正發生的事情比較接近 AI 被放進晶片工程師原本就存在的工具鏈裡。

OpenAI 官方描述，AI 協助團隊進行 implementation exploration，也就是快速探索不同硬體實作方式；縮短 design、measurement 與 verification 的反覆循環；並持續根據真實模型 workload 調整硬體。

其中一個具體案例是 算術電路最佳化。

AI 可以產生、修改或探索不同的 arithmetic circuit implementation，再讓既有工具計算它的 timing、area、power 等工程指標。

整個流程可以抽象成：

工程師定義需求
↓
AI 產生 / 修改硬體實作
↓
EDA 工具 synthesis / simulation / analysis
↓
取得 PPA 與 correctness 結果
↓
把結果回饋給 AI
↓
AI 再提出下一個版本
↓
重複

這和單純叫語言模型『猜哪個設計比較好』有根本差異。

AI 負責搜索設計空間，但真正判斷電路是否符合物理與邏輯限制的，仍然是傳統 semiconductor toolchain。

換句話說，LLM 比較像是一個非常快速的工程候選方案產生器，而 EDA flow 則是裁判。

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RTL 是什麼？為什麼 9 個月很重要？

晶片不是直接從電晶體開始一顆一顆畫。

現代數位晶片通常先以 RTL，也就是 Register Transfer Level 描述硬體邏輯。

工程師可能使用 Verilog、SystemVerilog 或其他硬體描述方式，描述資料如何在暫存器、算術單元、記憶體與互連之間流動。

之後再經歷 synthesis、placement、routing、timing closure、physical verification 等一連串程序，最後產生送往晶圓廠製造所需要的設計資料。

因此：

Architecture
↓
Microarchitecture
↓
RTL
↓
Verification
↓
Synthesis
↓
Physical Design
↓
Sign-off
↓
Tapeout
↓
Fabrication

每一層都可能出現錯誤。

一個 RTL bug 可能讓整個功能錯誤；timing 沒辦法 closure，晶片可能無法跑到預期時脈；power density 過高，也可能迫使架構重新調整。

所以 ASIC 開發真正耗時間的地方，經常不是『寫出第一版』，而是不斷發生：

設計 → 驗證 → 發現問題 → 修改 → 再驗證。

OpenAI 宣稱 AI 最大的價值之一，就是讓這些迴圈變短。

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AI 最適合的其實就是這種巨大搜尋空間

半導體設計有一個很適合 AI 的特性：可能的設計方案極多，但大部分方案都不好。

假設工程師正在設計一個矩陣運算單元。

可能同時需要考慮：

• pipeline 深度
• multiplier 結構
• accumulator 配置
• data width
• buffer 大小
• memory movement
• clock frequency
• power consumption
• die area

其中任何一項調整，都可能改變其他項目。

這就是半導體工程常見的 PPA 問題：

Power、Performance、Area。

你通常沒辦法讓三個東西同時無限變好。

更快的設計可能更耗電；更省面積的設計可能讓 timing 變差；加入更多 pipeline stage 又可能增加控制與資料搬運成本。

傳統工程師會依靠經驗、EDA heuristic 與大量 simulation 探索這個空間。

AI 的加入，等於突然多了一個能高速提出候選方案、閱讀工具輸出、修改實作，再重新測試的 agent。

這種問題甚至比『讓 AI 寫一個網站』更適合自動化，因為半導體設計有大量可量化 objective function。

例如：

Timing slack
Die area
Dynamic power
Leakage power
Throughput
Latency
Correctness

結果不必靠人類主觀判斷『看起來不錯』。

很多東西可以直接測。

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但 AI 並沒有取代 EDA

這也是 Jalapeño 故事最容易被誤解的地方。

OpenAI 並沒有證明 LLM 可以取代 Synopsys、Cadence 或傳統半導體驗證流程。

恰恰相反。

在最終 sign-off 階段，仍然需要傳統 deterministic engineering tools 進行驗證。

這也是合理的。

因為語言模型可以產生錯誤答案，但晶片 tapeout 的錯誤成本完全不同。

網頁程式碼壞掉，可以重新 deploy。

一顆先進 ASIC 如果 silicon 回來才發現重大硬體錯誤，代價可能是數月時間與極高的重新製造成本。

因此未來比較可能出現的形式不是：

AI
↓
取代 EDA

而是：

AI Agent
↓
EDA Tools
↓
測量結果
↓
AI Agent
↓
下一輪設計

也就是 AI 成為控制工程迴圈的 orchestration layer。

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OpenAI 還與 Synopsys 做了一件更重要的事

這條路線在 2026 年 9 月底變得更加明確。

OpenAI 與大型 EDA 廠商 Synopsys 宣布合作開發 GPT-Synopsys，讓專門模型學會操作晶片設計工具與處理半導體工程工作。

這意味著 Jalapeño 並不只是一次性的內部實驗。

OpenAI 正試圖把 AI-assisted chip design 變成一種可重複使用的工程能力。

如果這條路最終成立，真正受到改變的可能不是晶圓製程本身，而是晶片進入晶圓廠以前那一大段昂貴的工程流程。

先進製程的物理極限仍然存在。

EUV 不會因為 LLM 而突然突破繞射極限，RC delay 也不會因為 prompt engineering 消失。

但 設計同一顆晶片所需要的人力、嘗試次數與時間，可能下降。

這是完全不同的一種效率提升。

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真正有趣的是 AI × ASIC 的飛輪

Jalapeño 最值得注意的地方，或許不是第一代產品本身。

而是它形成了一個非常特殊的 feedback loop。

更好的 AI 模型
↓
幫助設計更好的 ASIC
↓
ASIC 提供更便宜、更快的推論
↓
更多 AI workload 可以執行
↓
累積更多工程能力與資料
↓
下一代 AI 更強
↓
再設計下一代 ASIC

這是一個 software 與 hardware 同時互相加速的循環。

過去晶片通常被視為 AI 發展的底層資源。

現在 AI 本身開始回頭介入底層資源的設計。

這有點像編譯器開始協助設計下一代 CPU，只不過這次負責搜索設計空間的是大型神經網路。

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這會讓 ASIC 開發變得非常快嗎？

還不能直接這樣下結論。

Richard Ho 自己也特別提醒，Jalapeño 的 9 個月不能簡單套用到所有晶片。

晶片複雜度不同，開發週期自然不同。

如果下一代產品導入更複雜的 3D stacking、advanced packaging、co-packaged optics 或新的 memory hierarchy，需要解決的物理問題更多，開發時間仍然可能拉長。

而 Jalapeño 本身也採取了部分務實的 architecture / microarchitecture trade-off，以優先達成快速上市。

因此比較合理的理解不是：

『以後所有晶片 9 個月就能做好。』

而是：

在其他條件相近的情況下，AI-assisted design 可能讓原本需要大量人工探索與迭代的工作顯著加速。

這個差異很重要。

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下一場競爭可能不只是誰製程比較先進

過去半導體競爭很容易被簡化成：

7nm
↓
5nm
↓
3nm
↓
2nm

但先進製程成本越來越高後，真正決定產品競爭力的因素正在擴張。

Architecture、advanced packaging、HBM、interconnect、compiler、kernel optimization，以及 software-hardware co-design 都開始變得更重要。

現在又多了一層：

AI-assisted semiconductor engineering。

假設兩家公司使用相同製程節點、類似記憶體與封裝技術，但其中一家可以在一年內探索三倍、十倍甚至更多設計候選方案，它所得到的優勢未必會直接出現在製程名稱上。

真正的差距可能藏在開發速度裡。

這也可能成為未來 NVIDIA、Google、Amazon、Microsoft、Meta、OpenAI 與大型 ASIC 設計公司的另一條競爭軸線。

不是只有：

誰有最好的 AI 晶片？

而是：

誰擁有最好的 AI 晶片設計 AI？

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從 Codex 寫程式，到 Codex 開始碰 RTL

這件事情其實透露出 AI agent 發展的一條重要路線。

軟體只是第一個入口。

因為程式碼容易取得、容易測試，也容易建立 feedback loop。

但只要一個工程領域同樣具備：

可以描述的問題
+
可以生成的方案
+
可以自動驗證的結果

它就很有可能成為下一個 agent automation 的目標。

晶片設計正好符合這三個條件。

因此 Jalapeño 可能不是『AI 幫忙畫晶片』這麼簡單。

它更像是第一次讓外界看到：

當 AI agent 可以操作成熟的工程工具鏈，又能從每一次 simulation、synthesis 與 verification 得到回饋時，硬體研發本身也可能開始被 agent 化。

而這個循環最奇妙的地方，就是最後生產出來的機器，又會拿來運行下一個更強的 agent。

AI 不只是跑在晶片上。

它開始參與決定自己的下一個身體長什麼樣子。

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Tech English 技術名詞

ASIC — Application-Specific Integrated Circuit｜特殊應用積體電路
針對特定工作負載設計的晶片。相較通用 CPU 或 GPU，可以犧牲部分彈性換取更高效率，例如專門處理 LLM inference。

RTL — Register Transfer Level｜暫存器傳輸層級
數位晶片設計的重要抽象層，用來描述資料如何在暫存器與邏輯電路之間移動及運算，常見語言包括 Verilog 與 SystemVerilog。

Tapeout｜流片 / 設計定稿送製造
晶片設計完成並準備交給晶圓製造流程的重要里程碑。Tapeout 並不等於晶片已經量產，而是設計正式進入實體製造階段。

PPA — Power, Performance, Area｜功耗、效能與面積
晶片最佳化最核心的三項指標。三者通常存在取捨，例如追求更高效能可能增加功耗或晶片面積。

EDA — Electronic Design Automation｜電子設計自動化
用來設計、模擬、驗證與實作晶片的一系列軟體工具。大型供應商包括 Synopsys、Cadence 與 Siemens EDA。

Sign-off Verification｜最終簽核驗證
Tapeout 前確認 timing、physical rule、電氣特性與其他關鍵條件符合製造要求的最後驗證階段。即使使用 AI 協助設計，這類高可靠度檢查仍主要依賴傳統確定性工具。